隨著數字電子技術的發(fā)展，數字電路已由早期的分立元件逐漸發(fā)展成集成電路，對電路設計的要求越來越高。尤其是可編程邏輯器件的出現，使得以硬件為載體、以計算機軟件為開發(fā)環(huán)境的現代數字系統(tǒng)的設計方法日趨成熟?？删幊踢壿嬈骷O計靈活、功能強大、可在線修改、效率高等優(yōu)點深受廣大電子設計人員青睞。目前，大多數現場可編程邏輯陣列（ FPGA） 芯片是電壓敏感型芯片，基于可重構CMOS-SRAM 單元結構，數據具有易失性，工作在低電壓狀態(tài)，易受干擾，尤其在工控、軍用場合，外界電磁環(huán)境惡劣，電路耦合、空間輻射的雜波脈沖均會對FPGA 工作的穩(wěn)定性產生影響。

　　干擾脈沖和毛刺信號是影響FPGA 穩(wěn)定工作的主要因素，為了保證輸入信號每變化一次，電路只做出一次正確的響應，必須對輸入信號進行濾波處理。要實現信號濾波可以采用硬件濾波和軟件濾波兩種方法。與硬件濾波相比，軟件濾波不需要硬件電路的支持，從而可以減少元器件的使用，降低成本，更重要的是軟件濾波更易于修改，所以常采用軟件濾波的方法來實現電路中的信號濾波問題。通過VHDL 語言編程實現信號濾波功能，介紹了延時濾波法和判決濾波法，并通過實驗證明了上述兩種濾波方法的可靠性。

　　1 延時濾波

　　延時濾波法的濾波原理是對輸入信號的脈沖寬度進行鑒別，對那些與真實信號的寬度相差很大的干擾信號進行有效的抑制。具體的實現流程為在檢測到輸入信號的狀態(tài)發(fā)生變化后，延時一段時間T，脈沖寬度小于延時時間T 的輸入信號被認為是干擾信號，將其濾除; 脈沖寬度大于延時時間T 的輸入信號則被認為是真實信號，將其輸出。針對不同脈沖寬度的干擾信號，可以通過設置不同的參數來實現相應的信號延時，從而達到有效濾波的目的。

　　1. 1 延時時間T 的確定

　　延時時間T 取決干擾信號的脈沖寬度T’。延時時間T 太短（ T ＜ T’） ，濾波不完整，脈沖寬度大于T 的干擾信號仍然會造成電路的誤動作; 延時時間T 太長（ T＞＞T’） ，會造成資源的浪費，降低電路的工作效率。

　　這里以某型號的扭子開關輸入信號為例來介紹如何確定延時時間T。由于扭子開關的機械觸點存在彈性作用，當撥動開關時，都不可避免地要在觸點閉合及斷開的瞬間產生一連串的抖動。為了能夠更準確地估測撥動開關時產生的干擾脈沖寬度T‘，可以用示波器對開關信號進行多次測量，經測量發(fā)現這種扭子開關信號的抖動時間不會超過1． 5ms。圖1 為沒有經過濾波處理的開關信號波形。

　　圖1 中，橫坐標表示時間，每格代表50 μs，縱坐標表示電壓，每格表示1 V。從圖中可以明顯看出，在開關信號達到穩(wěn)定狀態(tài)之前，有一連串的抖動，抖動時間不到1. 5 ms。這里根據實際情況，確定延時時間T = 2 ms。

　　1. 2 延時濾波程序設計

　　延時濾波程序采用一個計數器來實現，計數器的模值N 取決于延時時間T 和采樣時鐘CLK 的周期TCLK。若計數器的初始值為0 時，則N = T /TCLK －1。圖2 為編寫延時濾波程序的流程圖。

圖1 未經過濾波處理的開關信號

圖2 延遲濾波程序流程圖

　　當檢測到開關信號的狀態(tài)發(fā)生變化時（ 這里以由‘0’變到‘1’為例） ，計數器開始計時，當計數器的計數值計到N 時，如果開關信號仍保持為變化之后的狀態(tài)‘1’，則輸出‘1’，否則，認為這是一個干擾脈沖，將其濾除。

　　當采樣時鐘的頻率為5 kHz 時，TCLK = 0. 2 ms，要實現2 ms 的延時時間，若計數器初始值為0，那么計數器模值N = 9。具體的VHDL 語言程序進程如下：

1. 3 延時濾波程序仿真

　　分別將開關信號din 設置成理想信號和抖動信號，利用QuartusⅡ8. 0 軟件進行仿真，圖3 和圖4 分別為理想信號和抖動信號的延時濾波仿真波形圖。

　　圖3 理想開關信號延時濾波仿真波形

　　圖4 抖動開關信號延時濾波仿真波形