從圖中看出，信號(hào)線(xiàn)加長(zhǎng)后，由于傳輸線(xiàn)的等效電阻、電感和電容增大，傳輸線(xiàn)效應(yīng)明顯加強(qiáng)，波形出現(xiàn)振蕩現(xiàn)象。因此在高頻PCB布線(xiàn)時(shí)除了要接匹配電阻外，還應(yīng)盡量縮短傳輸線(xiàn)的長(zhǎng)度，保持信號(hào)完整性。

　　在實(shí)際的PCB布線(xiàn)時(shí)，如果由于產(chǎn)品結(jié)構(gòu)的需要，不能縮短信號(hào)線(xiàn)長(zhǎng)度時(shí)，應(yīng)采用差分信號(hào)傳輸。差分信號(hào)有很強(qiáng)的抗共模干擾能力，能大大延長(zhǎng)傳輸距離。差分信號(hào)有很多種，如ECL、PECL、LVDS等，表1列出LVDS相對(duì)于ECL、PECL系統(tǒng)的主要特點(diǎn)。LVDS的恒流源模式低擺幅輸出使得LVDS能高速驅(qū)動(dòng)，對(duì)于點(diǎn)到的連接，傳輸速率可達(dá)800Mbps，同時(shí)LVDS低噪聲、低功耗，連接方便，實(shí)際中使用較多。LVDS的驅(qū)動(dòng)器由一個(gè)通常為3.5mA的恒流源驅(qū)動(dòng)對(duì)差分信號(hào)線(xiàn)組成。接收端有一個(gè)高的直流輸入阻抗，幾科全部的驅(qū)動(dòng)電流流經(jīng)10Ω的終端電阻，在接收器輸入端產(chǎn)生約350mV電壓。當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí)，流經(jīng)電阻的電流方向改變，此時(shí)在接收端產(chǎn)生有效的邏輯狀態(tài)。圖5是利用LVDS芯片DS90LV031、DS90LV032把信號(hào)轉(zhuǎn)換成差分信號(hào)，進(jìn)行長(zhǎng)距離傳輸?shù)牟ㄐ螆D。在仿真時(shí)設(shè)置仿真頻率為66MHz理想方波，傳輸距離為508mm，差分對(duì)終端接100Ω負(fù)載匹配傳輸線(xiàn)的差分阻抗。從仿真結(jié)果看，LVDS接收端的波形除了有延遲外，波形保持完好。

　　表1　LVDS、ECL、PECL邏輯標(biāo)準(zhǔn)對(duì)照表

　　圖5　LVDS電路仿真結(jié)果

　　串?dāng)_分析

　　由于頻率的提高，傳輸線(xiàn)之間的串?dāng)_明顯增大，對(duì)信號(hào)完整性也有很大的影響，可以通過(guò)仿真來(lái)預(yù)測(cè)、模擬，并采取措施加以改善。以CMOS信號(hào)為例建立仿真模型，如圖6所示。在仿真時(shí)設(shè)置干擾信號(hào)的頻率為66MHz的方波，被干擾者設(shè)置為零電平輸入，通過(guò)調(diào)整兩根線(xiàn)的間距和兩線(xiàn)之間平行走線(xiàn)的長(zhǎng)度來(lái)觀(guān)察被干擾者接收端的波形。仿真結(jié)果如圖7，分別為間距是203.2mm、406。4mm時(shí)的波形。

　　圖6　串?dāng)_模型

　　圖7　不同間距的串?dāng)_仿真結(jié)果

　　從仿真結(jié)果看出，兩線(xiàn)間距為406.4mm時(shí)，串?dāng)_電平為200mV左右，203.2mm時(shí)為500mV左右。可見(jiàn)兩線(xiàn)之間的間距越小串?dāng)_越大，所以在實(shí)際高速PCB布線(xiàn)時(shí)應(yīng)盡量拉大傳輸線(xiàn)間距或在兩線(xiàn)之間加地線(xiàn)來(lái)隔離。

　　結(jié)束語(yǔ)

　　在高速數(shù)字電路設(shè)計(jì)中，不用仿真而只憑傳統(tǒng)的設(shè)計(jì)方法或經(jīng)驗(yàn)很難預(yù)測(cè)和保證信號(hào)完整性，仿真已成為高速信號(hào)設(shè)計(jì)的必要手段，利用仿真可以預(yù)測(cè)信號(hào)的傳輸情況，從而提高系統(tǒng)的可靠性。