3.1 時序程序設(shè)計

　　整個時序程序信號總流程圖如圖4所示。程序總共由7個模塊組成：輸入同步時鐘模塊產(chǎn)生頻率20 MHz的主時鐘CLK,CLK 通過分頻模塊產(chǎn)生頻率36 kHz 的CLK1 和頻率5 MHz 的CLK2;信號控制模塊在主時鐘CLK 的同步作用下分別產(chǎn)生控制信號VClr、VSHClr 和HClr;輸入處理模塊對輸入主時鐘CLK做去抖動處理后輸出時鐘信號CLK0;V 信號產(chǎn)生模塊輸出光積分區(qū)域行轉(zhuǎn)移所需的12 kHz 占空比為50%的三相時鐘信號V1、V2、V3;VHS信號產(chǎn)生模塊輸出12 kHz占空比小于5%的移位時鐘信號VHS1、VHS2、VHS3;H信號產(chǎn)生模塊輸出水平移位讀出區(qū)域所需的20 MHz占空比50%的四相時鐘信號H1、H2、H3、H4,以及FOG讀出時鐘信號和RG復(fù)位脈沖信號。

　　3.2 時序仿真結(jié)果

　　時序設(shè)計采用Altera公司的Quartus Ⅱ作為開發(fā)平臺，EP3C25Q240為硬件平臺?？偟臅r序仿真結(jié)果如圖5所示，結(jié)果表明所有仿真信號滿足2.2節(jié)中的信號要求;圖6為FPGA上測得V1、V2的相位關(guān)系，圖7為FPGA上測得H1、H2相位關(guān)系，結(jié)果表明相位關(guān)系正確，能夠保證每個時刻至少有一個高電平和一個低電平，保證像元電荷的正常讀出。

　　4 結(jié)語

　　時序在硬件電路中成功驅(qū)動了TDICCD8091工作，驗證了軟硬件的正確性和準(zhǔn)確性。程序設(shè)計利用同步時鐘控制全局電路的思想，避免競爭與冒險，提高了程序的可靠性;采用模塊化設(shè)計思想提高程序的可重用性、可測試性、可讀性及可維護性;狀態(tài)機的設(shè)計方法提高了程序運行的穩(wěn)定性。