目前的電子設(shè)計大多是集成系統(tǒng)級設(shè)計，整個項目中既包含硬件整機設(shè)計又包含軟件開發(fā)。這種技術(shù)特點向電子工程師提出了新的挑戰(zhàn)。首先，如何在設(shè)計早期將系統(tǒng)軟硬件功能劃分得比較合理，形成有效的功能結(jié)構(gòu)框架，以避免冗余循環(huán)過程；其次，如何在短時間內(nèi)設(shè)計出高性能高可靠的PCB板。因為軟件的開發(fā)很大程度上依賴硬件的實現(xiàn)，只有保證整機設(shè)計一次通過，才會更有效的縮短設(shè)計周期。本文論述在新的技術(shù)背景下，系統(tǒng)板級設(shè)計的新特點及新策略。

　　眾所周知，電子技術(shù)的發(fā)展日新月異，而這種變化的根源，主要一個因素來自芯片技術(shù)的進步。半導體工藝日趨物理極限，現(xiàn)已達到深亞微米水平，超大規(guī)模電路成為芯片發(fā)展主流。而這種工藝和規(guī)模的變化又帶來了許多新的電子設(shè)計瓶頸，遍及整個電子業(yè)。板級設(shè)計也受到了很大的沖擊，最明顯的一個變化是芯片封裝的種類極大豐富，如BGA，TQFP，PLCC等封裝類型的涌現(xiàn)；其次，高密度引腳封裝及小型化封裝成為一種時尚，以期實現(xiàn)整機產(chǎn)品小型化，如：MCM技術(shù)的廣泛應(yīng)用。另外，芯片工作頻率的提高，使系統(tǒng)工作頻率的提高成為可能。

　　而這些變化必然給板級設(shè)計帶來許多問題和挑戰(zhàn)。首先，由于高密度引腳及引腳尺寸日趨物理極限，導致低的布通率；其次，由于系統(tǒng)時鐘頻率的提高，引起的時序及信號完整性問題；第三，工程師希望能在PC平臺上用更好的工具完成復雜的高性能的設(shè)計。由此，我們不難看出，PCB板設(shè)計有以下三種趨勢：

　　● 高速數(shù)字電路(即高時鐘頻率及快速邊沿)的設(shè)計成為主流。

　　● 產(chǎn)品小型化及高性能必須面對在同一塊板上由于混合信號設(shè)計技術(shù)(即數(shù)字、模擬及射頻混合設(shè)計)所帶來的分布效應(yīng)問題。

　　●  設(shè)計難度的提高，導致傳統(tǒng)的設(shè)計流程及設(shè)計方法，以及PC上的CAD工具很難勝任當前的技術(shù)挑戰(zhàn)，因此，EDA軟件工具平臺從UNIX轉(zhuǎn)移到NT平臺成為業(yè)界公認的一種趨勢。

　　高速數(shù)字系統(tǒng)PCB板解決方案

　　一般情況下，當信號的互連延遲大于邊沿信號翻轉(zhuǎn)閥值時間的20%時，板上的信號導線就會顯示出傳輸線效應(yīng)，即連線不再是顯示集總參數(shù)的單純的導線性能，而是呈現(xiàn)分布參數(shù)效應(yīng)，這種設(shè)計即為高速設(shè)計。

　　在高速數(shù)字系統(tǒng)設(shè)計中，設(shè)計者必須解決由寄生參數(shù)所導致的錯誤翻轉(zhuǎn)及信號失真問題-即時序和信號完整性問題。目前這也是高速電路設(shè)計者必須解決的瓶頸問題。