Altera　　
　　今天每一個(gè)工程人員都把精力放在效能上面，即用最少的資源做最多的事情。Altera的PLD開發(fā)軟件平臺(tái)工具Quartus II 能幫助工程人員提高效能，它是如何實(shí)現(xiàn)的呢？概括起來說就是 Quartus II的T.I.P.S.
 • T代表Timequest, ——新一代ASIC功能時(shí)序分析儀，支持業(yè)界標(biāo)準(zhǔn)Synopsys設(shè)計(jì)約束(SDC)時(shí)序分析方法。
 • I代表增量式編譯（Incremental Compilation）支持自下而上的設(shè)計(jì)流程，可以分別建立和優(yōu)化設(shè)計(jì)模塊。系統(tǒng)體系結(jié)構(gòu)可以逐步集成經(jīng)過優(yōu)化的設(shè)計(jì)模塊，在整個(gè)集成過程中，保持設(shè)計(jì)模塊的性能不變。
 • P 代表PowerPlay功耗分析和優(yōu)化技術(shù)：它能夠?qū)倪M(jìn)行自動(dòng)優(yōu)化，從設(shè)計(jì)概念形成到實(shí)施階段，幫助您提高功耗管理的效率。
 • S 代表SOPC Builder，它避免了繁雜而又容易出錯(cuò)的系統(tǒng)集成任務(wù)，幫助您迅速建立系統(tǒng)。

T: TimeQuest

TimeQuest時(shí)序分析儀應(yīng)用于標(biāo)準(zhǔn)FPGA時(shí)序驗(yàn)證

　　新的、使用方便的TimeQuest時(shí)序分析器提供完整的GUI環(huán)境，建立約束和時(shí)序報(bào)告，并提供ASIC功能特性，自然地支持Synopsys設(shè)計(jì)約束(SDC)格式，以及全腳本功能。TimeQuest時(shí)序分析器是 65nm 器件和未來工藝技術(shù)的默認(rèn)時(shí)序分析器。 Altera 的 Quartus® II 軟件針對(duì) 65nm 和以前的設(shè)計(jì)繼續(xù)提供標(biāo)準(zhǔn)時(shí)序分析器。

誰應(yīng)該使用TimeQuest時(shí)序分析器

　　Altera建議在180nm、90nm和65nm工藝節(jié)點(diǎn)上所有新的Altera® 設(shè)計(jì)都使用 TimeQuest 時(shí)序分析器。此外，還建議所有移植到65nm器件上的設(shè)計(jì)都使用TimeQuest時(shí)序分析器。
注意： 移植到65nm器件上包括存儲(chǔ)器接口 (DDR、DDR II等)的設(shè)計(jì)應(yīng)使用TimeQuest時(shí)序分析器，而不要使用標(biāo)準(zhǔn)時(shí)序分析器。

和標(biāo)準(zhǔn)時(shí)序分析器相比，為什么要使用 TimeQuest 時(shí)序分析器

　　從基本的時(shí)序分析要求到高級(jí)時(shí)序分析要求，與標(biāo)準(zhǔn)時(shí)序分析器相比，TimeQuest時(shí)序分析器都有明顯的優(yōu)勢(shì)。
　　　　•　　基本時(shí)序分析要求—— TimeQuest 時(shí)序分析器提供使用方便的GUI，建立約束，查看時(shí)序報(bào)告。使用 TimeQuest 時(shí)序分析器，它提供和標(biāo)準(zhǔn)時(shí)序分析器相同的流程 ( 包括默認(rèn)的時(shí)鐘約束和 fMAX 報(bào)告 ) ，您不必再學(xué)習(xí)SDC或者其他的約束格式。而且，與標(biāo)準(zhǔn)時(shí)序分析器相比， TimeQuest 時(shí)序分析器提供更多的約束對(duì)話框，加速建立約束。
　　　　•　　中間時(shí)序分析要求—— TimeQuest 時(shí)序分析器能夠自然地支持 SDC 格式。 TimeQuest 時(shí)序分析器簡(jiǎn)化了 SDC 的學(xué)習(xí)過程，提供按需的交互式報(bào)告功能。 與 標(biāo)準(zhǔn)時(shí)序分析器相比， TimeQuest 時(shí)序分析器能夠建立更精確的時(shí)序行為模型 ( 例如，上升 / 下降時(shí)序模型 ) 。 Hardcopy II 和 65nm 器件系列的性能可以提高 3-5 ％。
　　　　•　　高級(jí)時(shí)序要求—— TimeQuest 時(shí)序分析器提供全腳本功能，建立約束，生成報(bào)告，管理時(shí)序分析流程。 TimeQuest 時(shí)序分析器支持高級(jí) (though- 支持 ) 報(bào)告，并且能夠建立定制報(bào)告。 TimeQuest 時(shí)序分析器簡(jiǎn)化了對(duì)源同步接口 (DDR 、 DDR2) 的約束。而且， TimeQuest 對(duì) SDC 的自然支持還能夠輕松實(shí)現(xiàn) ASIC 原型開發(fā)，或者移植為 Hardcopy 結(jié)構(gòu)化 ASIC 。

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I: Incremental Compilation (增量式編譯)

Quartus II 編譯增強(qiáng)特性

高密度 FPGA 設(shè)計(jì)的性能和效能達(dá)到最佳

　　Quartus® II 軟件首次實(shí)現(xiàn)了 FPGA 業(yè)界的漸進(jìn)式編譯功能，支持自上而下和自下而上基于團(tuán)隊(duì)的設(shè)計(jì)，縮短了設(shè)計(jì)迭代的編譯時(shí)間，同時(shí)保持性能不變，使 Quartus II 軟件成為高密度 FPGA 設(shè)計(jì)中效率最高的軟件。使用 Quartus II 軟件來進(jìn)行高密度 FPGA 設(shè)計(jì)，您可以迅速完成設(shè)計(jì)。

在系統(tǒng)集成過程中，保持設(shè)計(jì)模塊的性能不變

　　Quartus II 漸進(jìn)式設(shè)計(jì)在功能上的改進(jìn)包括了基于團(tuán)隊(duì)的工程管理流程，大大提高了團(tuán)隊(duì)設(shè)計(jì)的效率。系統(tǒng)規(guī)劃人員可以首先采用自上而下的方法定義一個(gè)工程。在新的工程管理器界面中 ( 參見圖 1) ，您可以生成所有的自下而上的設(shè)計(jì)分區(qū)工程，讓每個(gè)工程師獨(dú)立地進(jìn)行開發(fā)和優(yōu)化，然后將結(jié)果集成到整個(gè)設(shè)計(jì)中。在系統(tǒng)集成階段，系統(tǒng)規(guī)劃人員還可以對(duì)準(zhǔn)備好的優(yōu)化設(shè)計(jì)模塊逐步進(jìn)行集成，同時(shí)保持設(shè)計(jì)模塊的性能不變。
圖 1.  工程管理器 GUI

每天進(jìn)行更多的迭代，實(shí)現(xiàn)最大效能