隨著技術(shù)的進(jìn)步，目前高速集成電路的信號切拘時間已經(jīng)達(dá)到幾百ps，時鐘頻率也可達(dá)到幾百MHz如此高的邊沿速率導(dǎo)致印刷電路板上的大量互連線產(chǎn)生低速電路中所沒有的傳輸線效應(yīng)，使信號產(chǎn)生失真，嚴(yán)重影響信號的正確傳輸。若在電路板設(shè)計時不考慮其影響，邏輯功能正確的電路在調(diào)試時往往會無法正常工作。為了解決這個問題，在設(shè)計高速電路時必須進(jìn)行信號完整性分析，采用虛擬樣板對系統(tǒng)進(jìn)行透徹仿真，精確分析電路的布局布線對信號完整性的影響，并以此來指導(dǎo)電路的設(shè)計。這樣，以往很多在調(diào)試時才能發(fā)現(xiàn)的問題，在設(shè)計期間就可以解決，極大地提高了設(shè)計成功率，縮短了設(shè)計周期。

要對信號進(jìn)行完整性分析，首先要建立精確的器件模型。以前在電路仿真時普遍采用SPICE模型，它是建立在電路基本元器件（如晶體管、電阻、電容等）的工作機(jī)理和物理細(xì)節(jié)之上的，可以精確地在電路器件一級仿真系統(tǒng)的工作特性，驗證系統(tǒng)的邏輯功能，因此在集成電路設(shè)計中得到了廣泛的應(yīng)用。因為它能夠精確計算出系統(tǒng)的靜態(tài)和動態(tài)等各種工作特性， 所以也可以用來進(jìn)行系統(tǒng)級的信號完整性分析。但是使用SPICE模型有一些難以克服的缺點：首先，由于SPICE模型是晶體管一級的模型，隨著現(xiàn)在集成電路規(guī)模越來越大，即使只建立各個管腳的SPICE模型，也會包含成千上萬晶體管一級的器件，所以其仿真速度必然很慢，這對于交互的PCB設(shè)計來講是不可接受的；其次，由于SPICE模型涉及到許多集成電路設(shè)計方面的細(xì)節(jié)，一般集成電路廠商都不愿意公共提供，限制了它的廣泛誚。我，需要有另外一種通用的模型來替代SPICE模型完成信號完整性分析，IBIS模型正是在這種情況下產(chǎn)生的。IBIS模型是通過一族電流/電壓（I/V）和電壓/時間（V/T）曲線來描述各個器件管腳的輸入輸出（I/O）特性的。由于IBIS模型只描述器件的外部特性，不涉及到器件的內(nèi)部細(xì)節(jié)，不存在知識產(chǎn)權(quán)泄漏的問題，因此得到了各大集成電路廠商的技術(shù)。另外IBIS模型的抽象層次比SPICE模型高，是建立在器件一級的模型，模擬時所需的計算量少，因此模擬速度大為提高，一般比SPICE模型高兩個數(shù)量級，非常適合于系統(tǒng)級的仿真?，F(xiàn)在IBIS模型已經(jīng)被接納為國際標(biāo)準(zhǔn)EIA/ANSI-656，版本也從ver1.0發(fā)展到了現(xiàn)在的ver3.2。

1 IBIS模型的構(gòu)成

圖1描述了一個輸入/輸出緩沖器的整體結(jié)構(gòu)模型，每一個方框代表了ISIB模型的一個構(gòu)成要素，其中包括封裝參數(shù)、鉗位二極管、上拉/下拉I/V曲線、上升/下降速率等。

下面以CMOS電路輸入/輸出緩沖器為例介紹IBIS建模的基本原理，其它器件的建?？蓞⒖糏BIS規(guī)范。

1.1 輸入模型

輸入緩沖器模型包括了影響信號傳輸質(zhì)量的主要因素，如圖2所示。C_pkg、R_pkg、L_pkg為管腳的封裝參數(shù)，分別對應(yīng)封裝所引起的寄生電容、電阻和電感；C_comp為管腿的輸入電容，由器件的內(nèi)容結(jié)構(gòu)決定；Power_Clamp和GND_Clamp分別表示管腿的輸入鉗位二極管，其特性用輸入電流/電壓（I/V）曲線來描述。

1.2 輸出模型

輸出模型比輸入模型稍微復(fù)雜一些，如圖3所示。C_pkg、R_pkg、L_pkg仍然是管腿的封裝參數(shù)；C_comp是管腿的輸出電容，Power_Clamp和GND_Clamp分別表示管腿的輸出鉗位二極管，其特性也用V/I曲線來描述；與輸入不同的是輸出模型中多了Pullup和Pulldown參數(shù)，Pullup表示輸出為高電平時同的上拉電壓與輸出電流的關(guān)系，Pulldown的意義則相反，它們都用V/I曲線描述；Ramp_rate表示輸出電壓的變化速率，這是一個動態(tài)參數(shù)，用以描述器件的交流特性。

1.3 IBIS模型的表示

同SPICE模型一樣，IBIS模型文件也用可閱讀的ASCII碼表示，一個器件的IBIS模型由若干部分組成，每一部分都以一個關(guān)鍵字開頭，然后對所定義的關(guān)鍵字利用數(shù)據(jù)或表格的形式進(jìn)行描述。下面是一個簡單的IBIS模型文件的示例，其中包括了一些最常用的關(guān)鍵字：

[IBIS Ver] 2.1

[Comment Char] |_char

[File Name] n74f244n.ibs

[File Rev] 2.0

[Date] September 17,1997

[Source] File originated at Intel Corporation,as an example of an IBIS Version 1.0 file.

[Notes] This is modified from an original Version 1.0 example to include some IBIS Version 2.1 features to illustrate some keywords,sub parameters and IBIS format style.

[Disclaimer] This information is for modeling purposes only,and is not guaranteed.

[Copyright] None

[Component] N74F244N

[Manufacturer] Philips

[Package]

| typ min max

R_pkg 50m 10m 100m

L_pkg 6.3nH 2.4nH 10.2nH

C_pkg 1.35pF 0.89pF 1.81pF

|

[Pin] signal_name model_name R_pin L_pin C_pin

|

1 Oea# ENABLE NA 10.2nH 1.81pF

2 Ia0 F244_INP NA 7.8nH 1.50pF

3 Yb0 F244_OUT NA 5.8nH 1.17pF

… data omitted …

20 Vcc POWER NA 10.2nH 1.81pF

| F244_OUT MODEL

[Model] F244_OUT

Model_type 3-state

Polarity Non-Inverting

Enable Active-Low

Rref = 500

Cref = 50pF

Vref = 0V

Vmeas = 1.5V

| typ min max

[Voltage Range] 5.0V 4.5V 5.5V

[Pulldown]

| Voltage I(typ) I(min) I(max)

-5.0V -16m -15.2m -16.5m

-4.0V -14m -13.2m -14.5m

… data omitted …

10.0V 755m 612m 810m

[Pullup]

… data omitted …

[GND Clamp]

| Voltage I(typ) I(min) I(max)

-5.0V -784m -756m -811m

-1.0V -64m -56m -71m

… data omitted …

5.0V 0.0m 0.0m 0.0m

[Ramp]

| typ min max

dV/dt_r 1.5/2.00n 1.5/2.98n 1.5/1.61n

dV/dt_f 2.0/1.21n 2.0/1.74n 2.0/0.65n

| F244_INP MODEL

… data omitted …

| ENABLE MODEL

… data omitted …

|

[End]

IBIS模型可以由集成電路廠商提供，也可以通過實際測量得到，或者將已有的SPICE模型進(jìn)行轉(zhuǎn)換，現(xiàn)在已經(jīng)有許多成熟的轉(zhuǎn)換程序供使用。

2 IBIS模型的精度

由于IBIS模型是通過SPICE模型轉(zhuǎn)換或直接測量得到的結(jié)果，因此它具有較高的精度，能夠很好地反映器件的外部特性。圖4是一個典型電路。

該電路用一個輸出緩沖器驅(qū)動一段傳輸線負(fù)載，并測量傳輸線末端的電壓波形。圖5是分別用SPICE模型和IBIS模型仿真得到的結(jié)果。

從圖5可以看出，兩種方法的仿真結(jié)果相差無幾，因此利用IBIS模型進(jìn)行信號完整性分析是非常精確和可靠的。

3 利用IBIS模型進(jìn)行信號完整性分析