時鐘數(shù)據恢復電路是高速收發(fā)器的核心模塊，而高速收發(fā)器是通信系統(tǒng)中的關鍵部分。隨著光纖在通信中的應用，信道可以承載的通信速率已經可以達到GHz，從而使得接收端的接收速率成為限制通信速率的主要瓶頸。因此高速時鐘數(shù)據恢復電路的研究是目前通信領域的研究熱點。目前時鐘數(shù)據恢復電路主要是模擬IC和數(shù)字IC，其頻率已經可以達到幾十GHz。而由于FPGA器件的可編程性、低成本、短的設計周期以及越來越大的容量和速度，在數(shù)字領域的應用逐漸有替代數(shù)字IC的趨勢，已經廣泛作為數(shù)字系統(tǒng)的控制核心。但利用中低端FPGA還沒有可以達到100MHz以上的時鐘數(shù)據恢復電路。由于上面的原因，許多利用FPGA實現(xiàn)的高速通信系統(tǒng)中必須使用額外的專用時鐘數(shù)據恢復IC，這樣不僅增加了成本，而且裸露在外的高速PCB布線使還會帶來串擾、信號完整性等非常嚴重的問題。如果可以在中低端FPGA上實現(xiàn)高速時鐘數(shù)據恢復電路，則可降低成本且提高整個電路系統(tǒng)的性能。

目前利用FPGA實現(xiàn)時鐘恢復電路的方法，基本都是首先利用FPGA內部的鎖相環(huán)產生N*f的高頻時鐘，然后再根據輸入信號控制對高速時鐘的分頻，從而產生與輸入信號同步的時鐘信號[1~3]，其中N決定了恢復時鐘信號的相位精度，通常N等于8。因此如果輸入信號的頻率為100MHz，則系統(tǒng)的工作頻率就必須達到800MHz，對于中低端FPGA，如此高的工作頻率顯然無法承受。雖然高端FPGA可以達到GHz的工作頻率，但其高昂的價格不適合用于普通用戶。而其它基于中低端FPGA實現(xiàn)高速時鐘恢復電路的方法，要么需要外部VCO模塊[4]，要么只能恢復數(shù)據而無法得到同步的時鐘信號[5]。針對這種情況，本文提出了一種利用Altera FPGA中的鎖相環(huán)及Logiclock等技術，實現(xiàn)高速時鐘恢復電路的方法。電路是在Altera的EP2C5T144C6芯片上實現(xiàn)的，用于數(shù)字光端機的接收端從100路2．048MHz壓縮視頻碼流合成的串行碼流中正確提取100路視頻碼流，其工作頻率為204．8MHz，通過硬件驗證電路可以正確工作。

1 時鐘恢復電路原理及環(huán)路結構

時鐘恢復電路的目的是從輸入的數(shù)據流中，提取出與其同步的時鐘信號。時鐘信號不可能憑空產生，因此該電路本身必須有一個時鐘信號產生機制，除此之外還必須有一個判斷控制機制一能夠判斷并且調整該時鐘信號與輸入數(shù)據之間的相位關系，使其同步。

傳統(tǒng)的基于FPGA的時鐘恢復電路的結構如圖1所示。如前所述，這種結構的電路用中低端FPGA，工作頻率不可能達到100MHz以上。本文采用的方法是利用鎖相環(huán)產生不同相位的時鐘信號，然后再根據控制信號控制輸出時鐘在這些時鐘之間進行切換，從而使時鐘與輸入數(shù)據同步。具體結構如圖2所示。下面詳細介紹各個模塊的工作原理及電路實現(xiàn)。

2 模塊電路設計

電路由三個模塊構成，鑒相器模塊和計數(shù)器模塊通過判斷時鐘信號和輸入信號的相位關系，產生相位調整的控制信號，時鐘調整模塊根據送來的控制信號對輸出時鐘進行相位調整。

2．1 超前滯后鑒相器

鑒相器使用可以識別輸入信號連0和連1的超前滯后鑒相器，具體電路如圖3所示。利用四個D觸發(fā)器對輸入信號Din采樣產生s1、s2、s3三個信號，如果s2=s3≠s1，則表示時鐘超前，up-down為高電平；如果s1=s2≠s3，則表示時鐘滯后，up-down為低電平；當輸入信號連0或連1時s1=s2=s3，valid為低電平，此時up-down無效。這兩個信號都必須用時鐘信號進行同步產生，否則電路可能由于s1、s2、s3的延遲差而進入一種死鎖狀態(tài)。這種鑒相器只有超前或滯后兩種狀態(tài)，如果直接將其輸出用作控制時鐘相位的調整，則時鐘切換會過于頻繁，而且輸入信號中的毛刺會引起誤操作。所以將其輸出信號送給up-down計數(shù)模塊，進行一段時間的積累后，再產生用于控制時鐘相位的信號。

2．2 up-down計數(shù)器模塊

計數(shù)器模塊的功能是在鑒相器送來的信號控制下進行計數(shù)，產生相位調整的控制信號。計數(shù)器的初始值為M，當輸入信號valid為高電平時，判斷up-down信號。如果該信號為1，則計數(shù)器加計數(shù)，否則減計數(shù)。當計數(shù)器的值為2M時，early產生高電平脈沖；當為0時，later產生高電平脈沖。

2．3 時鐘產生調整模塊

2．3．1 電路結構

時鐘產生調整模塊的主要功能是產生和輸入信號頻率相同的時鐘信號，并根據相位判斷模塊發(fā)送過來的控制信號，不斷地調整輸出時鐘相位，使得輸出時鐘的上升沿維持在輸入信號中間位置，其結構如圖4所示。不同相位的同頻時鐘是利用EP2C5T144C6 中的鎖相環(huán)產生的，由于課題項目的需要，1個片子內部必須含有2個時鐘恢復電路，受到全局時鐘數(shù)目的限制，采用6個時鐘信號進行切換。在該模塊電路設計設置6個狀態(tài)，每一狀態(tài)對應某一相位的時鐘信號。當檢測到early信號為高電平時，狀態(tài)就跳變到比當前時鐘信號相位提前1個相位的狀態(tài)上(若相位超前則再繼續(xù)超前)，而當later信號為高電平時跳變到比當前時鐘信號滯后1個相位的狀態(tài)上去(相位滯后則繼續(xù)滯后)，然后再根據當前的狀態(tài)選擇相應的時鐘信號，作為當前工作時鐘即輸出時鐘信號Rclk。