南京理工大學(xué)電光學(xué)院（南京210094） 劉豫晉 廖佳 楚然

1 引言

在延遲控制系統(tǒng)及目標(biāo)跟蹤仿真測(cè)試系統(tǒng)等應(yīng)用系統(tǒng)中,要使用脈沖延遲器來(lái)實(shí)現(xiàn)脈沖信號(hào)延遲控制功能。傳統(tǒng)的延遲繼電器無(wú)法滿足大動(dòng)態(tài)范圍、高精度以及高速實(shí)時(shí)控制等諸多系統(tǒng)要求。現(xiàn)有的專(zhuān)用脈沖延遲器件（如AD9500/9501等）雖然在精度、速度方面可以保證,但對(duì)于比較大的動(dòng)態(tài)范圍實(shí)現(xiàn)比較困難,而且在連續(xù)脈沖信號(hào)的延遲時(shí)間逐漸減小時(shí),無(wú)法實(shí)現(xiàn)負(fù)增量延遲。針對(duì)以上問(wèn)題,我們采用VHDL對(duì)CPLD進(jìn)行編程,通過(guò)直接采樣法實(shí)現(xiàn)大范圍動(dòng)態(tài)連續(xù)脈沖信號(hào)可控延遲功能。

2 系統(tǒng)功能

本系統(tǒng)擬定對(duì)頻率范圍在200～600kHz的TTL電平脈沖序列進(jìn)行延遲處理,延遲范圍600ns～170μs,分辨率為100ns。延遲精度<50ns,延遲量刷新周期大于脈沖信號(hào)周期但要小于1ms。

3 方案選擇

當(dāng)要處理的信號(hào)是單個(gè)脈沖信號(hào)或連續(xù)脈沖的脈沖間隔時(shí)間大于脈沖延遲時(shí)間時(shí),延遲器只要一級(jí)緩沖,不必考慮脈沖串的多脈沖存儲(chǔ)和再生問(wèn)題。這種情況下,可以根據(jù)不同精度的要求采用機(jī)械延遲（如：延時(shí)繼電器）、模擬延遲（如：積分延遲）和數(shù)字延遲（如：計(jì)數(shù)器）等手段。如果要無(wú)失真恢復(fù)脈沖信號(hào),則必須有精確的脈寬測(cè)量和恢復(fù)電路。見(jiàn)圖1。

輸入連續(xù)脈沖是邏輯電平信號(hào),所以,可以將連續(xù)脈沖串信號(hào)看作邏輯信號(hào)直接使用FIFO進(jìn)行采樣,采樣結(jié)果只有1和0兩種值,所以采樣結(jié)果只需要一位寬度的FIFO進(jìn)行存儲(chǔ)。為保證電路的精度,采樣速度可能比較高,采樣速度越高,所需要的FIFO規(guī)模越大,對(duì)于本設(shè)計(jì)所要求的精度,即最大延遲170μs,延遲精度<50ns,則采樣周期必須小于25ns。選擇40MHz的采樣頻率,采樣周期為25ns,采樣精度±25ns。此時(shí)要求FIFO的深度為170000/25=6800bit,為解決在延遲參數(shù)切換時(shí)造成的系統(tǒng)不連續(xù)性,尤其在延遲參數(shù)遞減時(shí)造成的系統(tǒng)信息無(wú)法恢復(fù)的問(wèn)題,我們對(duì)奇數(shù)幀和偶數(shù)幀的信號(hào)分別進(jìn)行延遲處理（設(shè)每一次延遲參數(shù)下的脈沖信號(hào)為一幀）。使用控制信號(hào)來(lái)分時(shí)選通兩種FIFO進(jìn)行清除和采樣以及信號(hào)輸出。

具體方案原理見(jiàn)圖2,FIFO的數(shù)量為2個(gè)。用2個(gè)FIFO輪流存儲(chǔ)脈沖的采樣值,延遲時(shí)間相同的脈沖存儲(chǔ)在同一個(gè)FIFO中,延遲時(shí)間不同的脈沖存在不同的FIFO中,延遲時(shí)間每刷新一次,存儲(chǔ)FIFO切換一次。輸出信號(hào)由兩個(gè)FIFO的輸出相或而得。

從圖2可以看出：該設(shè)計(jì)主要有切換控制、延遲時(shí)間控制、FIFO等組成部分。信號(hào)由輸入端進(jìn)入器件,經(jīng)切換開(kāi)關(guān),由切換控制選擇存儲(chǔ)FIFO,直接采樣存儲(chǔ)到不同的FIFO中去,由延遲控制器控制延遲時(shí)間,最后兩個(gè)FIFO的輸出相或得到輸出脈沖。

用可編程器件進(jìn)行設(shè)計(jì)時(shí),應(yīng)采用自頂向下的設(shè)計(jì)方法,脈沖延遲電路的端口圖如圖3所示。首先,把系統(tǒng)劃為幾個(gè)模塊,再對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì),完成電路設(shè)計(jì)。在設(shè)計(jì)脈沖延遲電路時(shí),對(duì)電路模塊進(jìn)行了劃分,分成了切換控制、延遲控制、存儲(chǔ)FIFO等模塊,由各模塊之間的控制關(guān)系構(gòu)成了系統(tǒng)的結(jié)構(gòu)框圖如圖4所示。

端口說(shuō)明：

·clk為系統(tǒng)時(shí)鐘,應(yīng)用于整個(gè)電路,輸入端口;

·reset為系統(tǒng)復(fù)位信號(hào),高電平有效,輸入

·cs為延遲時(shí)間更新控制信號(hào),控制延遲時(shí)間的改變,低電平有效,輸入端口;

·pulse為調(diào)制脈沖,被處理脈沖,輸入端口;

·timda[15..0]為延遲時(shí)間數(shù)據(jù),延遲時(shí)間的大小由此信號(hào)得到,為16位數(shù)據(jù)線,輸入端口;

·outpulse為調(diào)制脈沖輸出信號(hào),輸出延遲后的脈沖,輸出端口。

該方案設(shè)計(jì)的脈沖延遲電路由三類(lèi)元件組成,分別是切換控制元件（CTRLFSM）、延遲控制元件（DELAYCTRL）、存儲(chǔ)單元（LPFIFO）。下面對(duì)各元件進(jìn)行設(shè)計(jì)：