除了在布線時拉開差分對之間的間距并減小并行距離之外，我們還可以調(diào)整差分線走線層和參考平面的距離來抑制串?dāng)_。距離參考層越近，越有利于抑制串?dāng)_。在采用緊耦合走線方式的基礎(chǔ)上，我們將TOP層與其參考層之間的距離由7mil調(diào)整到4mil。

　　圖七 疊層調(diào)整示意圖

　　根據(jù)上述優(yōu)化進(jìn)行仿真，仿真結(jié)果如下圖：

　　圖八 疊層調(diào)整后串?dāng)_仿真結(jié)果

　　值得注意的是，當(dāng)我們調(diào)整了走線與參考平面的距離之后，差分線的阻抗也隨之發(fā)生變化，需要調(diào)整差分走線滿足目標(biāo)阻抗的要求。芯片的SMT焊盤距離參考平面距離變小之后阻抗也會變低，需要在SMT焊盤的參考平面上進(jìn)行挖空處理來優(yōu)化SMT焊盤的阻抗。具體挖空的尺寸需要根據(jù)疊層情況進(jìn)行仿真來確定。

　　圖九 疊層調(diào)整后QFN焊盤阻抗優(yōu)化示意圖

　　從仿真結(jié)果可以看出，調(diào)整走線與參考平面的距離后，使用緊耦合并增加差分對之間的間距可以使差分對間的近端串?dāng)_在0~20G的頻率范圍內(nèi)減小8.8~12.3dB。遠(yuǎn)端串?dāng)_在0~20G范圍內(nèi)減小了2.8~9.3dB。

　　四、結(jié)論

　　通過仿真優(yōu)化我們可以將由小間距QFN封裝在PCB上引起的近端差分串?dāng)_減小8~12dB，遠(yuǎn)端串?dāng)_減小3~9dB，為高速數(shù)據(jù)傳輸通道提供更多裕量。本文涉及的串?dāng)_抑制方法可以在制定PCB布線規(guī)則和疊層時綜合考慮，在PCB設(shè)計初期避免由小間距QFN封裝帶來的串?dāng)_風(fēng)險。